一、半導(dǎo)體產(chǎn)業(yè)生態(tài)環(huán)境

    半導(dǎo)體產(chǎn)業(yè)誕生于上世紀(jì)70年代，當(dāng)時主要受兩大因素驅(qū)動：一是為計(jì)算機(jī)行業(yè)提供更符合成本效益的存儲器；二是為滿足企業(yè)開發(fā)具備特定功能的新產(chǎn)品而快速生產(chǎn)的專用集成電路。

    到了80年代，系統(tǒng)規(guī)范牢牢地掌握在系統(tǒng)集成商手中。存儲器件每3年更新一次半導(dǎo)體技術(shù)，并隨即被邏輯器件制造商采用。

    在90年代，邏輯器件集成電路制造商加速引進(jìn)新技術(shù)，以每2年一代的速度更新，緊跟在內(nèi)存廠商之后。技術(shù)進(jìn)步和產(chǎn)品性能增強(qiáng)之間不尋常的強(qiáng)相關(guān)性，使得相當(dāng)一部分系統(tǒng)性能和利潤的控制權(quán)轉(zhuǎn)至集成電路（IC）制造商中。他們利用這種力量的新平衡，使整個半導(dǎo)體行業(yè)收入在此期間年均增速達(dá)到17%.

    21世紀(jì)的前十年，半導(dǎo)體行業(yè)全新的生態(tài)環(huán)境已經(jīng)形成：

    一是每2年更新一代的半導(dǎo)體技術(shù)，導(dǎo)致集成電路和數(shù)以百萬計(jì)的晶體管得以高效率、低成本地生產(chǎn)，從而在一個芯片上或同一封裝中，可以以較低的成本整合極為復(fù)雜的系統(tǒng)。此外，封裝技術(shù)的進(jìn)步使得我們可以在同一封裝中放置多個芯片。這類器件被定義為系統(tǒng)級芯片（system on chip,SOC）和系統(tǒng)級封裝（system in package, SIP）。

    二是集成電路晶圓代工商能夠重新以非常有吸引力的成本提供“新一代專用集成電路”,這催生出一個非常有利可圖的行業(yè)--集成電路設(shè)計(jì)。

    三是集成電路高端設(shè)備的進(jìn)步帶動了相鄰技術(shù)領(lǐng)域的發(fā)展，大大降低了平板顯示器、微機(jī)電系統(tǒng)傳感器、無線電設(shè)備和無源器件等設(shè)備的成本。在此條件下，系統(tǒng)集成商再次控制了系統(tǒng)設(shè)計(jì)和產(chǎn)品集成。

    四是互聯(lián)網(wǎng)應(yīng)用和移動智能終端的崛起，帶動了光纖電纜的廣泛部署和多種無線技術(shù)的發(fā)展，實(shí)現(xiàn)前所未有的全球移動互聯(lián)。這個生態(tài)系統(tǒng)創(chuàng)造了“物聯(lián)網(wǎng)”這一新興的市場，而創(chuàng)新的產(chǎn)品制造商、電信公司、數(shù)據(jù)和信息分銷商以及內(nèi)容提供商正在爭奪該市場的主導(dǎo)權(quán)。

    半導(dǎo)體是上述所有應(yīng)用的基石，所有的創(chuàng)新離不開半導(dǎo)體產(chǎn)業(yè)的支持。

    二、全球半導(dǎo)體技術(shù)發(fā)展路線

    上世紀(jì)60年代后期，硅柵自對準(zhǔn)工藝的發(fā)明奠定了半導(dǎo)體規(guī)格的根基。摩爾1965年提出的晶體管每兩年一次的更新?lián)Q代的“摩爾定律”,以及丹納德1975年提出的“丹納德定律”,促進(jìn)了半導(dǎo)體產(chǎn)業(yè)的成長，一直到21世紀(jì)初，這是傳統(tǒng)幾何尺寸的按比例縮小（Classical Geometrically Driven Scaling）時代。進(jìn)入等效按比例縮小（Equivalent Scaling）時代的基礎(chǔ)是應(yīng)變硅、高介電金屬閘極、多柵晶體管、化合物半導(dǎo)體等技術(shù)，這些技術(shù)的實(shí)現(xiàn)支持了過去十年半導(dǎo)體產(chǎn)業(yè)的發(fā)展，并將持續(xù)支持未來產(chǎn)業(yè)的發(fā)展。

    （一）器件

    信息處理技術(shù)正在推動半導(dǎo)體產(chǎn)業(yè)進(jìn)入更寬廣的應(yīng)用領(lǐng)域，器件成本和性能將繼續(xù)與互補(bǔ)金屬氧化物半導(dǎo)體（Complementary Metal-Oxide-Semiconductor Transistor, CMOS）的維度和功能擴(kuò)展密切相關(guān)。

    應(yīng)變硅、高介電金屬閘極、多柵晶體管現(xiàn)已廣泛應(yīng)用于集成電路的制造，進(jìn)一步提升器件性能的重點(diǎn)將在III-V族元素材料和鍺。與硅器件相比，這些材料將使器件具有更高的遷移率。為了利用完善的硅平臺的優(yōu)勢，預(yù)計(jì)新的高遷移率材料將在硅基質(zhì)上外延附生。

    2D Scaling最終將在2013國際半導(dǎo)體技術(shù)路線圖（ITRS）期間達(dá)到其基本限制，無論是邏輯器件還是存儲器件正在探索如何使用垂直維度（3D）。3D設(shè)備架構(gòu)和低功率器件的結(jié)合將開啟“3D 能耗規(guī)模化（Power Scaling）”時代，單位面積上晶體管數(shù)量的增加將最終通過多層堆疊晶體管來實(shí)現(xiàn)。

    遺憾的是，互連方面沒有新的突破，因?yàn)樯袩o可行的材料具有比銅更低的電阻率。然而，處理碳納米管、石墨烯組合物等無邊包裹材料（edgeless wrapped materials）方面的進(jìn)展為“彈道導(dǎo)體”（ballistic conductor）的發(fā)展提供基礎(chǔ)保障，這可能將在未來十年內(nèi)出現(xiàn)。

    多芯片的三維封裝對于減少互聯(lián)電阻提供了可能的途徑，主要是通過增加導(dǎo)線截面（垂直）和減少每個互連路徑的長度。

    然而，CMOS或目前正在研究的等效裝置（equivalent device）的橫向維度擴(kuò)展最終將達(dá)到極限。未來半導(dǎo)體產(chǎn)品新機(jī)會在于：一是通過新技術(shù)的異構(gòu)集成，擴(kuò)展CMOS平臺的功能；二是開發(fā)支持新一代信息處理范式的設(shè)備。

    （二）系統(tǒng)集成

    系統(tǒng)集成已從以數(shù)據(jù)運(yùn)算、個人電腦為中心的模式轉(zhuǎn)變?yōu)楦叨榷鄻踊�的移動通信模式。集成電路設(shè)計(jì)正從以性能驅(qū)動為目標(biāo)向以低耗驅(qū)動為目標(biāo)轉(zhuǎn)變，使得多種技術(shù)在有限空間內(nèi)（如GPS、電話、平板電腦、手機(jī)等）可以異構(gòu)集成，從而徹底改變了半導(dǎo)體產(chǎn)業(yè)。簡言之，過去，性能是獨(dú)一無二的目標(biāo)；而今，最小化功耗的目標(biāo)引領(lǐng)集成電路設(shè)計(jì)。

    系統(tǒng)級芯片和系統(tǒng)級封裝的產(chǎn)品已成為半導(dǎo)體產(chǎn)業(yè)的主要驅(qū)動力。過去的幾年，智能手機(jī)和平板電腦的產(chǎn)量已經(jīng)超過微處理器的產(chǎn)量。異構(gòu)集成的基礎(chǔ)依賴于“延伸摩爾”（More Moore, MM）設(shè)備與“超越摩爾”（More than Moore, MtM）元素的集成。

    舉例來說，目前，微機(jī)電系統(tǒng)（MEMS）設(shè)備被集成到汽車、視頻投影儀、平板電腦、智能手機(jī)和游戲平臺等各種類型系統(tǒng)中。一般情況下，MEMS設(shè)備為系統(tǒng)添加了有用的功能，增強(qiáng)系統(tǒng)的核心功能。例如，智能手機(jī)上的MEMS加速度計(jì)可檢測手機(jī)的垂直方向，并旋轉(zhuǎn)圖像顯示在屏幕上。通過MEMS引入的附加功能改善了用戶界面，但手機(jī)沒有它仍然可以運(yùn)行。相比之下，如果沒有MEMS設(shè)備，基于數(shù)字光投影技術(shù)（digital light projector, DLP）的錄像機(jī)和噴墨打印機(jī)將無法正常工作。多模傳感技術(shù)也已成為移動設(shè)備的組成部分，成為物聯(lián)網(wǎng)的關(guān)鍵推動力量。

    數(shù)字型數(shù)據(jù)（digital data）和連接技術(shù)的迅速進(jìn)步為醫(yī)療服務(wù)帶來變革。硅、微機(jī)電系統(tǒng)和光學(xué)傳感技術(shù)正在使這一革命成為可能。

    移動手機(jī)已經(jīng)可以提供大量的健康信息。加速度計(jì)可以跟蹤運(yùn)動和睡眠，當(dāng)用戶觸摸手機(jī)時，內(nèi)置光傳感器可以感知心臟速率。在手機(jī)的攝像頭可以被用于不同的目的，比如檢查食品的卡路里含量，或基于人臉表情識別自己的情緒。廣泛的手機(jī)應(yīng)用已經(jīng)發(fā)展到能夠分析這些數(shù)據(jù)，并用易于理解和操作的方式反饋給消費(fèi)者。

    綜觀未來7-15年（到2020年以后）設(shè)備和系統(tǒng)的發(fā)展，基于全新原理的設(shè)備將支持全新的架構(gòu)。例如，自旋波設(shè)備（spin wave device, SWD）是一種磁邏輯器件，利用集體旋轉(zhuǎn)振蕩（自旋波）進(jìn)行信息傳輸和處理。自旋波設(shè)備將輸入電壓信號轉(zhuǎn)換成的自旋波，計(jì)算自旋波，將自旋波輸出轉(zhuǎn)換成電壓信號。在一個單核心結(jié)構(gòu)中，對多重頻率的大規(guī)模并行數(shù)據(jù)處理能通過開辟每個頻率為不同的信息通道，以非常低的功率來進(jìn)行。此外，一些新設(shè)備推動新架構(gòu)的創(chuàng)造。例如，存儲級存儲器（storage-class memory,SCM）是一種結(jié)合固態(tài)存儲器（高性能和魯棒性）、歸檔功能和常規(guī)硬盤磁存儲的低成本優(yōu)點(diǎn)的設(shè)備。這樣一個設(shè)備需要一個非易失性存儲器（nonvolatile memory,NVM）技術(shù)，能以一個非常低的成本制造每比特儲存空間。

    （三）制造

    受維度擴(kuò)展的驅(qū)動，集成電路制造的精度將在未來15年內(nèi)達(dá)到幾納米級別。運(yùn)用任何技術(shù)測量晶片上的物理特性已經(jīng)變得越來越困難，通過關(guān)聯(lián)工藝參數(shù)和設(shè)備參數(shù)將基本實(shí)現(xiàn)這個任務(wù)。通過控制設(shè)備穩(wěn)定性和工藝重現(xiàn)性，對特征尺寸等過程參數(shù)的精確控制已經(jīng)能夠完成。

    晶圓廠正在持續(xù)地受數(shù)據(jù)驅(qū)動，數(shù)據(jù)量、通信速度、數(shù)據(jù)質(zhì)量、可用性等方面的要求被理解和量化。晶圓片由300毫米向450毫米轉(zhuǎn)型面臨挑戰(zhàn)。應(yīng)著眼于對300毫米和450毫米共性技術(shù)的開發(fā)，450毫米技術(shù)的晶圓廠將因適用300毫米晶圓片的改進(jìn)技術(shù)而受益。

    系統(tǒng)級芯片和系統(tǒng)級封裝集成將持續(xù)升溫。集成度的提高推動測試解決方案的重新整合，以保持測試成本和產(chǎn)品質(zhì)量規(guī)格。優(yōu)化的測試解決方案可能需要訪問和測試嵌入式模塊和內(nèi)核。提供用于多芯片封裝的高品質(zhì)晶粒的已知好芯片（KGD）技術(shù)也變得非常重要，并成為測試技術(shù)和成本折中的重要部分。

    三、重大挑戰(zhàn)

    （一）短期挑戰(zhàn)（現(xiàn)在到2020年）：性能提升

    1、邏輯器件

    平面型互補(bǔ)金屬氧化物半導(dǎo)體（CMOS）的傳統(tǒng)擴(kuò)展路徑將面臨性能和功耗方面的嚴(yán)峻挑戰(zhàn)。

    盡管有高介電金屬閘極（high-k/metalgate,HKMG）的引入，等效柵氧化層厚度（equivalent gate oxide thickness,EOT）的減少在短期內(nèi)仍具有挑戰(zhàn)性。高介電材料集成，同時限制由于帶隙變窄導(dǎo)致的柵極隧穿電流增加，也將面臨挑戰(zhàn)。完整的柵極堆疊材料系統(tǒng)需要優(yōu)化，以獲取最佳的器件特性（功率和性能）和降低成本。

    新器件結(jié)構(gòu)，如多柵金屬氧化物半導(dǎo)體場效應(yīng)晶體管（MOSFETs）和超薄全耗盡型絕緣層上硅（FD-SOI）將出現(xiàn)，一個極具挑戰(zhàn)性的問題是這些超薄金屬氧化物半導(dǎo)體場效應(yīng)晶體管（MOSFETs）的厚度控制。解決這些問題應(yīng)與電路設(shè)計(jì)和系統(tǒng)架構(gòu)的改進(jìn)并行進(jìn)行。
　　一些高遷移率材料，如鍺和III-V族元素已被認(rèn)為是對CMOS邏輯應(yīng)用中硅通道的升級或替換。具有低體陷阱和低電能漏損，非釘扎費(fèi)米能級（unpinned Fermi level）、低歐姆接觸電阻的高介電金屬柵極介質(zhì)是面臨的主要挑戰(zhàn)。

    2、存儲器件

    動態(tài)隨機(jī)存取存儲器（DRAM）的挑戰(zhàn)在于，在特征尺寸減少、高介電介質(zhì)應(yīng)用、低漏電存取器件設(shè)計(jì)，以及用于位線和字線的低電阻率材料條件下，具有合適的存儲電容。為了增加位元密度和降低生產(chǎn)成本，4F型單元的驅(qū)動器需要高縱橫比和非平面晶體管結(jié)構(gòu)。

    閃存已成為關(guān)鍵尺寸縮放、材料和加工（光刻、腐蝕等）技術(shù)等前端工藝（Front End Of Line, FEOL）技術(shù)的新驅(qū)動力。短期內(nèi)，閃存密度的持續(xù)發(fā)展依賴于隧道氧化層（Tunnel Oxide）的厚度變薄以及電介質(zhì)集成度。

    為了保證電荷維持和耐久的要求，引進(jìn)高介電材料將是必要的。超過256 GB的3-D NAND閃存維持性價比的同時保證多層單元（Multi Level Cell, MLC）和一定的可靠性能，仍然是一個艱巨的挑戰(zhàn)。新的挑戰(zhàn)還包括新內(nèi)存類型制造的演進(jìn)，以及新的存儲器概念，比如磁性隨機(jī)存取存儲器（MRAM）、相變存儲器（PCM）、電阻式隨機(jī)存取存儲器（ReRAM）和鐵電式隨機(jī)存取存儲器（FeRAM）。

    3、高性能、低成本的射頻和模擬/混合信號解決方案

    推動無線收發(fā)器集成電路和毫米波應(yīng)用中采用CMOS技術(shù)（高介電介質(zhì)和應(yīng)變工程）可能需要保持器件失配和1/f噪聲在可接受范圍的技術(shù)。其他挑戰(zhàn)還有整合更便宜且高密度集成的無源組件，集成有效硅和片外無源網(wǎng)絡(luò)工藝的MEMS,基于低成本非硅（氮化鎵）器件的開發(fā)。

    隨著芯片復(fù)雜性和操作頻率的增加而電源電壓的降低，芯片上數(shù)字和模擬區(qū)域的信號隔離變得越來越重要。降噪可能需要更多創(chuàng)新，例如通過技術(shù)設(shè)計(jì)，解決每厘米千歐姆級別的高電阻率基底的電源供應(yīng)和連接地線問題。

    許多材料導(dǎo)向和結(jié)構(gòu)的變化，例如數(shù)字路線圖中多柵和絕緣體硅薄膜（silicon on insulator, SOI）衰減，或者轉(zhuǎn)而改變射頻和模擬器件的行為。在優(yōu)化射頻、高頻和AMS性能，以及供應(yīng)電壓的穩(wěn)步下降等方面存在著復(fù)雜的權(quán)衡，為集成電路設(shè)計(jì)帶來巨大的挑戰(zhàn)。

    4、32,22納米半間距及更低

    光刻正變得非常昂貴和最具挑戰(zhàn)性的技術(shù)。對22納米半間距光刻而言，采用間隔件光刻或多個模式的193納米浸入式光刻機(jī)，將被應(yīng)用于克服單一模式的限制，但具有非常大的掩模誤差增強(qiáng)因子（mask error enhancement factor, MEEF）、晶片線邊緣粗糙度（line edge roughness, LER）、設(shè)計(jì)規(guī)則限制和更高的成本。波長為13.5納米深紫外光刻（Extreme-UV lithography, EUVL）是行業(yè)官方推動摩爾定律的期望。

    深紫外光刻的挑戰(zhàn)是：缺乏高功率源、高速光刻膠、無缺陷而高平整度的掩模帶來的延時。進(jìn)一步的挑戰(zhàn)包括提高深紫外系統(tǒng)的數(shù)值孔徑到超過0.35,以及提高增加成像系統(tǒng)反射鏡數(shù)量的可能性。

    多電子束無掩模光刻技術(shù)（Multiple-e-beam maskless lithography）具備繞過掩模難題，去除設(shè)計(jì)規(guī)則的限制，并提供制造靈活性的潛力。在顯示高分辨率影像和CD控制方面已經(jīng)取得了進(jìn)展。制造工具的時機(jī)掌握、成本、瑕疵、準(zhǔn)確套印、光刻膠是其他有待進(jìn)一步發(fā)展的領(lǐng)域。

    直接自組裝（Direct Self-Assembly,DSA）技術(shù)有新的進(jìn)展，但瑕疵和定位精度亟待改善。

    其他挑戰(zhàn)包括：微影蝕刻法（lithography and etching）中發(fā)光電阻器（LER）的柵極長度CD控制和抑制，對新柵極材料、非平面晶體管結(jié)構(gòu)、光刻膠的發(fā)光電阻器以及深紫外光刻的測量。

    5、引入新材料

    由于低介電材料（包括多孔材料和空氣間隙）必須具有足夠的機(jī)械強(qiáng)度以經(jīng)受切割、封裝和組裝，考慮到蝕刻和化學(xué)機(jī)械拋光（chemico-mechanical polishing, CMP）工藝，低介電材料的介電損害減少變得更加重要。金屬方面，超薄、共形低電阻率勢壘金屬需要與銅集成，以實(shí)現(xiàn)低電阻率和高可靠性。

    6、電源管理

    大多數(shù)應(yīng)用階段，電源管理是時下的首要問題。因?yàn)槊恳淮�晶體管數(shù)量會成倍增加，然而封裝芯片中，具有成本效益的散熱性能仍幾乎保持不變。為了維持系統(tǒng)活躍和降低漏電功耗，相應(yīng)電路技術(shù)的實(shí)現(xiàn)將擴(kuò)展到對系統(tǒng)設(shè)計(jì)的要求、計(jì)算機(jī)輔助設(shè)計(jì)工具（computer aided design, CAD）的改進(jìn)、漏電功耗降低和新器件架構(gòu)性能要求的層面。

    （二）短期挑戰(zhàn)（現(xiàn)在到2020年）：成本效益

    1、光刻

    雖然波長為13.5納米的深紫外光刻是行業(yè)官方的目標(biāo)，但是深紫外光刻必須達(dá)到很高的源功率才能在10納米及以上水平的技術(shù)中具有成本競爭力。如果多電子束無掩模光刻技術(shù)可以保持每通曝光、工藝成本和與基于掩模曝光工具相似的蹤跡，它可能是最經(jīng)濟(jì)的選擇。工藝中引入更少的掩模數(shù)量后，193納米浸入式光刻機(jī)的數(shù)位儲存器架構(gòu)（DSA）變得廣受歡迎。

    2、前端工藝

    我們需要實(shí)現(xiàn)低寄生效應(yīng)、繼續(xù)縮小柵極間距、下一代基板的面積調(diào)整（調(diào)整為450毫米晶片），并采用突破性技術(shù)以應(yīng)對光刻的挑戰(zhàn)。

    3、工廠集成

    面臨的挑戰(zhàn)主要包括：一是應(yīng)對快速變化的、復(fù)雜的業(yè)務(wù)需求；二是管理工廠不斷增加的復(fù)雜性；三是邊際效益下降的同時實(shí)現(xiàn)經(jīng)濟(jì)增長目標(biāo)；四是滿足工廠和設(shè)備可靠性、功能、效率和成本的要求；五是跨邊界交叉利用工廠集成技術(shù)，如300毫米和450毫米搭配，以實(shí)現(xiàn)規(guī)模經(jīng)濟(jì)；六是解決遷移到450毫米晶圓上的獨(dú)特挑戰(zhàn)。

    4、滿足市場不斷變化的成本要求

    組裝和包裝的挑戰(zhàn)包括三維集成芯片堆疊（測試：存取、成本和已知良好芯片，三維封裝和包裝，測試訪問單個晶圓或芯片）。

    5、環(huán)境、安全、健康

    環(huán)境安全和健康領(lǐng)域面臨的挑戰(zhàn)是：化學(xué)品和原材料的管理與效率；工藝和設(shè)備管理；設(shè)施技術(shù)要求；產(chǎn)品管理；報(bào)廢產(chǎn)品的再利用/再回收/再生產(chǎn)。

    6、測量

    工廠級別和公司層面的測量集成：測量方面應(yīng)慎重選擇，抽樣必須經(jīng)過統(tǒng)計(jì)優(yōu)化，以滿足基于擁有者成本的工藝控制（cost of ownership, CoO）。

    （三）長期挑戰(zhàn)（2021到2028年）：性能提升

    1、非典型互補(bǔ)金屬氧化物半導(dǎo)體通道材料的實(shí)現(xiàn)

    為高度微縮的金屬氧化物半導(dǎo)體場效應(yīng)晶體管（MOSFETs）提供足夠的驅(qū)動電流，具備增強(qiáng)熱速度和在源端注入的準(zhǔn)彈道操作似乎是必要的。因此，高速傳輸通道材料，如III-V族化合物或硅基質(zhì)上的鍺元素窄通道，甚至半導(dǎo)體納米線、碳納米管、石墨烯或其它材料都將有待開發(fā)。非典型互補(bǔ)金屬氧化物半導(dǎo)體（CMOS）器件需要物理上或功能上地集成在一個CMOS平臺上。這種集成要求外來半導(dǎo)體在硅基底上外延生長，這富有挑戰(zhàn)性。理想的材料或器件性能必須在通過高溫和腐蝕性化學(xué)加工后仍能維持。在技術(shù)開發(fā)的早期，可靠性問題就應(yīng)被確立并解決。

    2、識別、選擇和新存儲結(jié)構(gòu)的實(shí)現(xiàn)

    線材致密、快速和低工作電壓的非易失性存儲器（NVM）將變得非常理想，最終密度的提升可能需要三維體系結(jié)構(gòu)，如在可接受的生產(chǎn)率和性能條件下，對單片集成電路進(jìn)行垂直堆疊單元排列。對動態(tài)隨機(jī)儲存器（DRAM）的微縮難度預(yù)計(jì)將增大，尤其是要求縮減電介質(zhì)等效氧化物厚度（equivalent oxide thickness, EOT）和實(shí)現(xiàn)非常低的漏損電流和能耗。所有的非易失性存儲器（NVM）現(xiàn)存形式面臨基于材料特性的限制，成功與否將取決于能否尋找和開發(fā)替代材料或者開發(fā)替代的新技術(shù)。

    3、正在從典型規(guī)格通過非常規(guī)方法向等效微縮和功能多樣性轉(zhuǎn)變

    線材邊緣粗糙度，槽深和剖面，通過時側(cè)壁粗糙度，蝕刻偏差，清洗引起的變薄，化學(xué)機(jī)械拋光（CMP）作用，多孔低電介質(zhì)與側(cè)壁孔洞的交叉，勢壘粗糙度，銅表面粗糙度都會對銅線中電子散射產(chǎn)生不利影響，導(dǎo)致電阻率增加。結(jié)合新材料的多層堆疊，特征尺寸減小和模式相關(guān)工藝，替代存儲器件的使用，光學(xué)和射頻互連，仍將迎來挑戰(zhàn)。蝕刻、清洗、裝填高縱橫比的結(jié)構(gòu)，尤其是低介電金屬雙鑲嵌結(jié)構(gòu)和納米級尺寸的動態(tài)隨機(jī)存取存儲器方面也將存在巨大的挑戰(zhàn)。

    用來制造新結(jié)構(gòu)的材料和工藝融合形成了集成的復(fù)雜性，堆疊層數(shù)的提高加劇了形變場效應(yīng)，新穎或有效器件可以被重組到互連線路中。三維芯片堆疊，以提供更好的功能多樣性繞過傳統(tǒng)的互連構(gòu)架的缺陷。符合成本目標(biāo)的、工程可制造的解決方案是一個關(guān)鍵的挑戰(zhàn)。

    4、深紫外光刻技術(shù)

    由于深紫外光刻（EUVL）仍然是22納米和16納米半間距的最佳方案，將其擴(kuò)展到更高的分辨率將成為一個重要的長期挑戰(zhàn)。就當(dāng)前所知，電流波長為大于等于0.5的數(shù)值孔徑（NA）設(shè)計(jì)，將需要一個八鏡面無遮攔或六鏡面中心遮攔的設(shè)計(jì)。

    八鏡面設(shè)計(jì)將會有更多的反射損失，因?yàn)樵黾拥溺R面需要更高能的電源以達(dá)到同等晶圓的通量。在六鏡面設(shè)計(jì)中鏡面夾角較小，因而需要一個更小的字段尺寸和可能更長的軌道長度。數(shù)值孔徑的增加，將對兩種設(shè)計(jì)帶來焦點(diǎn)深度的巨大挑戰(zhàn)。此外，為了克服掩模上的陰影和其他三維效應(yīng)，吸收體材料、吸收體厚度以及多層堆疊必須進(jìn)行優(yōu)化。

    另一種解決途徑是將深紫外光刻的波長降低到6納米的水平。在短期內(nèi)，這種途徑將從能源可用性到掩模的基礎(chǔ)結(jié)構(gòu)和光刻膠性能方面繼承深紫外光刻當(dāng)前所有的挑戰(zhàn)。多模式的深紫外光刻也將是一種選擇，這將帶來更大的工藝難度和擁有者的使用成本。

    （四）長期挑戰(zhàn)（2021到2028年）：成本效益

    符合靈活性、可擴(kuò)展性和具有成本效益尖端工廠的擴(kuò)展性要求。為了保持生產(chǎn)盈利，需要具備在多變的市場需求下，在可控范圍內(nèi)投入生產(chǎn)的能力和利用諸如制造外包的任務(wù)共享機(jī)會的能力。提高客戶對高質(zhì)量產(chǎn)品（包括制造外包）的質(zhì)量認(rèn)知仍是一個挑戰(zhàn)。

    可擴(kuò)展性是指滿足大型300毫米工廠需求[40K-50K WSPM]的同時保證建筑、產(chǎn)品、配套器件、生產(chǎn)信息和控制系統(tǒng)在技術(shù)代際間重復(fù)利用。成本控制和任務(wù)共享方案在產(chǎn)業(yè)基礎(chǔ)設(shè)施建設(shè)的行業(yè)標(biāo)準(zhǔn)化活動中被高度期待，如數(shù)據(jù)標(biāo)準(zhǔn)化和可視化方法。<