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東芝65納米設計流程采用Cadence QRC EXTRACTION

——Cadence全新QRC Extraction技術提供先進的signoff精確性和性能

　　【美國加州圣荷塞2006年8月28日】Cadence設計系統(tǒng)公司（NASDAQ: CDNS）今天宣布東芝已采用Cadence® QRC Extraction，用于其最先進的65納米設計流程。Cadence QRC Extraction為下一代工藝節(jié)點提供硅精確的寄生參數提取，包括基于敏感性和化學機械拋光（CMP）模型的提取。

　　“為解決我們在65納米及以下設計和方法需求，我們需要能提供超精確性并包含先進統(tǒng)計和硅變化建模的解決方案，” 東芝半導體公司SoC設計技術執(zhí)行主管Takashi Yoshimori說，“經廣泛評估，我們認為Cadence QRC Extraction符合我們目前對65納米精確性的要求，我們也相信它將繼續(xù)滿足我們65納米和45納米設計需要，使我們有能力向不斷縮小的工藝尺寸邁進。”

　　Cadence QRC Extraction可為基于單元的數字設計提供超越其它提取技術的有制造意識的硅精度。通過其分布于多重網絡處理器和計算集群的近似線性性能伸縮，它可顯著減少處理時間。它還為Cadence Encounter®數字IC設計平臺提供強大的多邊際條件支持和精確的增量式基于設計提交（signoff）的參數提取。

　　“東芝采用Cadence QRC Extraction，是對我們領先的提取技術和管理最高水平工藝和設計復雜性能力的強有力認可，”Cadence可制造性設計部門副總裁Marc Levitt博士說，“我們期待與東芝緊密合作，在開發(fā)他們最先進的65及45納米設計和方法方面，繼續(xù)充分發(fā)揮Cadence QRC Extraction的長處。”

　　Cadence的產品分割策略針對特定級別的設計復雜性，為客戶提供多種級別技術。Cadence QRC Extraction有L、XL、和GXL系列產品可供選擇。

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