模擬技術論壇：芯片開發費用暴漲招致技術發展放緩

　　“SoC使用的CMOS工藝的設計已經微細到了65nm。這將導致試制成本暴漲，連研究開發也難以進行。而且芯片的總開發費用也將達到1億美元的規模。就算是投入了這些開發費用，也很難找到能夠收回成本的用途”（美國模擬器件高速信號處理業務部產品線主管大衛·羅伯森）。

“CMOS黃金時代”已經結束？

　　2007年6月25日舉辦技術研討會“模擬技術論壇2007”研討會上，模擬電路設計領域最新技術動態及技術人員培訓的相關演講備受關注。在模擬電路設計領域方面，模擬器件公司的大衛·羅伯森指出，CMOS工藝微細化的進展減緩了CMOS模擬電路設計的技術發展。“1990年代可以稱為‘CMOS的黃金時代’。人們能夠使用CMOS的最尖端工藝，進行CMOS模擬電路的研究開發。因此，技術也有了迅速發展。但到了最近，進入65nm工藝的時代之后，最尖端工藝已經很難在試制中使用了。大學更是如此。這樣的話，技術的發展有可能放慢”（羅伯森）。

　　羅伯森認為，要克服這個問題，重要的是企業之間的合作。而且，不勉為其難地進行單芯片化（SoC），使用分別最適合于模擬與數字的工藝，再把不同的芯片安裝在一個模塊中（SiP等），找出此方法也非常重要。

　　在技術人員培訓方面，名野模擬電路研究所的名野隆夫就模擬技術人員培訓一線的情況進行了介紹。在提問時間，聽眾陸續道出了企業技術人員培訓的困難。

　　在其余的演講中，富士通研究所就實現了0.8V工作的流水線型A-D轉換器的開發發表了演講，東京工業大學教授松澤昭針對納米CMOS時代模擬電路技術、國家半導體日本針對移動產品用運算放大器技術、美國德州儀器（Texas Instruments）針對便攜產品用電池余量計的技術趨勢分別做了報告。